隨著智能手機等移動應用的興起，目前的處理器設計不僅要提供高性能，還必須要符合另一個重要指標，那就是低功耗。通過簡單地降低電壓或頻率來實現低功耗不可取——試問有誰會去買性能打過折的產品呢？那么，低功耗CPU到底又是怎么實現的？EDN小編今天來和大家理一理，簡單來說，我們可以從微架構設計和制造工藝這兩個方面來看。

 

低功耗設計的基礎：處理器功耗分析的經典公式
 

要想實現低功耗，就必須了解電路中功耗的來源[1]。對于CMOS電路功耗主要分為三部分，分別是：電路在對負載電容充電放電引起的跳變功耗；由CMOS晶體管在跳變過程中，短暫的電源和地導通帶來的短路功耗；以及由漏電流引起的漏電功耗。其中跳變功耗和短路功耗為動態功耗，漏電功耗為靜態功耗。以下是SoC（即CPU）功耗分析的經典公式：

 

 

其中：ƒ是系統的頻率；A是跳變因子，即整個電路的平均反轉比例；C是門電路的總電容；V是供電電壓；τ是電平信號從開始變化到穩定的時間。

 

在深亞微米工藝下，電路的功耗主要是跳變功耗，短路功耗和漏電功耗可以忽略不計。但隨著工藝發展到納米級，漏電功耗在整個功耗中的比例將顯著提高（如下圖所示）。

 

圖：不同工藝下動態功耗和靜態功耗對比圖

 

 

基于上面這個功耗分析的公式，我們要設法降低的主要就是其中的第一項和第三項功耗，即跳變功耗和漏電功耗。我們首先來看微架構設計，基本思路如下圖：

 

 

因此，我們可以衍生出很多的低功耗微架構設計方法。里面比較重要的一些如下[1][2]：

 

•時鐘門控：給每個模塊的時鐘加上門控，不需要時將它關閉，從而盡可能降低功耗。

 

•電源門控：原理同上，盡可能降低動態功耗和漏電功耗。

 

 

•異步電路：對于異步電路，大家第一反應好像可以提高系統處理速度。但是因為異步電路需要進行多次握手，處理速度未必比時序電路快多少。異步電路的另一個重要作用就是降低功耗，超過一半的功耗都是消耗在時鐘樹及其連接的觸發器上，采用異步電路能取消時鐘，從而消除時鐘樹而降低功耗。

 

•并行技術：并行技術是將一條數據通路的工作分解到兩條通路上完成。并行結構可以在不降低計算速度的前提下，將工作頻率降低為原來的一般，同時電源電壓也可降低，可以明顯的降低功耗。但這種結構是以犧牲面積為代價的。

 

•流水線技術：采用流水線技術，在較長的運算路徑分成多個較短的運算。這樣工作頻率雖然沒有改變，但每一級運算的路徑卻變短了，是電源電壓可以降低，所以流水線技術也可以降低功耗。

•降低頻率：利用并行處理增加電路來降頻，犧牲面積來降低功耗。

 

•降低電壓：電壓受頻率影響，可以通過降低頻率來降低所需電壓。當頻率降低，電路開關速度降低，就能有更多時間去進行充電，因此所需充電電壓就能降低(電壓越大充電速度越快)。同時，可通過流水線分割組合邏輯。若同時保持頻率不變，電路能有更多時間去進行充電，從而降低所需充電電壓。

 

•動態電壓頻率調整（DVFS）：動態調整頻率電壓到需要的值，避免浪費，從而降低功耗。

 

•全局異步局部同步（GALS）：將系統劃分成不同的時鐘域,每個域使用合適的時鐘頻率,避免頻率浪費，同時提高系統速度，也方便進行時鐘門控。

 

•編碼優化：SoC內部的總線的電容在對于整個芯片還是占有很大比重，所以降低不同數據間轉換時的總線平均翻轉次數，就可以降低設計的功耗，這也是各種那個編碼優化所要達到的目的。常用的編碼方式有獨熱碼(One-Hot)、格雷碼，還有一些更加復雜的低功耗編碼，如窄總線編碼、部分總線反轉編碼和自適應編碼等。使用編碼優化來降低芯片功耗的同時要注意由它帶來的面積增加的問題。

 

•多電壓域多電源（Multi-Voltage/Multi-Supply）：需要高性能的部件供給高電壓，不需要高性能的部件供給低電壓）。

 

•系統設計時考慮優化，如減少電路開關，用RAM代替寄存器文件，減少存儲器讀寫。

 

除了上述這些方法，高效的低功耗技術還有許多，比如襯底反偏（加反向電壓降低襯底漏電），多閾值單元（Multi-Vth cell）等等設計方法。下圖是一些比較熱門的RTL級低功耗技術。

 

 

此外，對于CPU而言，PPA（性能、功耗和面積）也總是在互相權衡的。通過增加CPU內核數和采用ARM的big.LITTLE架構等，也是近年來常用的低功耗設計方法。

 

 

 

芯片的制造工藝在不斷向前發展。一個常識是，工藝越先進（納米數越低），功耗和性能都會提升。但是其原因又是為何？此外，FinFET工藝又是什么，為什么會更進一步實現二者的提升？這要從晶體管說起了：

 

 

這里，我們盡量把事情說簡單。上面這副示意圖中就是一個典型的半導體晶體管。其中兩個綠色的部分（源極Source和漏極Drain）分別是晶體管的兩級，類似電池的兩級。紅色的部分就是用來控制這兩個電極的通斷的，而通斷分別對應數字化時間的1和0。所謂數字化世界其實也就是非常非常多的晶體管的通斷變化組合出來的。紅色柵極（Gate）的寬度就是我們通常所說的溝槽寬度或者線寬——我們通常說的多少多少nm就是指的這個寬度。

 

這個柵極的寬窄決定了性能和功耗。晶體管的開關速度（每次0/1變化）對應處理器的運算速度。紅色的柵極越寬，兩個綠色電極就越遠，導致它們直接連通一次的時間就越長。所以柵極越小，晶體管一次狀態變化所需的時間就越短，單位時間的工作次數就越多。這樣一堆晶體管單位時間可做的運算自然就更多，所以性能更好。

 

再來看功耗。柵極是通過加電壓幫助兩個綠色電極通電的。而柵極越寬，就需要更高的電壓才能導通兩極；柵極越窄，導通就更容易，所需的電壓也就越低。功耗的大小與電壓的平方成正比，所以導通電壓的下降是新工藝能夠降低功耗的主要因素。還有一個因素，即便是電壓相同，通過導體的面積和長度越小，電流也會越小。更小的柵極等于是縮小的導體，因此也會減少功耗。

 

那么，FinFET又是什么？

 

 

如前面所說，柵極越窄，即納米數越低，功耗和性能都有明顯收益。但是凡事都有兩面，有收益就會有代價。上圖左圖（即前面那張圖的結構）中的紅色柵極越窄，則柵極接觸下面的面積就越小。前面說了，綠色源漏（SD）兩極的通斷是靠柵極通電壓控制的，但是面積越小這個柵極的控制力越弱，這就會導致出現兩極之間的漏電越來越大。這個問題在20nm時達到了一個很大的值，對功耗影響很大。所以早在10年前，就有人提出了右圖中的3D晶體管的新結構。由于這個結構看上去像張開的魚鰭，所以被叫做FinFET技術。FinFET技術最主要的好處是紅色的柵極變成三面環繞綠色SD兩極之間的通道了，這樣柵極就又重新具備了對這個通道的強力控制力，原先通過減小柵極寬度的方法就可以繼續了。有人可能會有疑問，十年前就提出為什么現在才用，其實概念到實施不是那么容易的。大家腦補一下這個結構是在20nm的范圍里做的，導致工藝要多出十幾二十層來，這不僅是難度，也是成本。






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