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    基于FPGA的電容在線測試系統(tǒng)設(shè)計

    發(fā)布時間:2014-09-28 責(zé)任編輯:echolady

    【導(dǎo)讀】本文研究了一種可行的、簡單實用及高精度的電容在線測試電路。隨著EDA技術(shù)的快速發(fā)展,F(xiàn)PGA以其高集成度、高可靠性及靈活性等特點正在快速成為數(shù)字系統(tǒng)開發(fā)平臺,在多種領(lǐng)域都有非常廣闊的應(yīng)用前景。本設(shè)計結(jié)合上述兩特點,設(shè)計了一種基于向FPGA內(nèi)植入Nios II嵌入式軟核作為控制器的電容在線測試電路。

    1、測試原理

    在線測試的基本思想是應(yīng)用電氣隔離技術(shù),將被測元器件在電氣上和與其相連的元件隔離,進(jìn)而一一檢測PCB板上的每一個元件。隔離方法如圖1所示。

    基于FPGA的電容在線測試系統(tǒng)設(shè)計

    設(shè)待測元件為Zx,周圍與之相連的元件阻抗等效為Z1、Z2,并將其另一端與測試電路同地。因為運放正向輸入端接地,根據(jù)“虛地”原則,Z2兩端等電位,都為地,即Z2被隔離;另外Vi為理想電壓源時,內(nèi)阻為零,Z1可視為電壓源的輸出負(fù)載,不影響Zx上電壓降,即Z1也被隔離。即:

     

    基于FPGA的電容在線測試系統(tǒng)設(shè)計

    可見,只要確定輸入,測得輸出結(jié)果,就可計算出被測元件的大小。

    2、電容測試電路的硬件設(shè)計

    電容在線測試的硬件電路如圖2所示。

    基于FPGA的電容在線測試系統(tǒng)設(shè)計

    R2、C1和U1共同構(gòu)成一個反向積分器,為減少運放振蕩的可能性,所以采用反向輸入。R1的作用是使有內(nèi)部相位補償?shù)倪\放開環(huán)特性與積分電路的頻率特性相同,保證一定頻率范圍內(nèi)開環(huán)增益與頻率無關(guān)。Header2為被測電容的接入插槽。Z1、Z2是與被測電容相連的干擾阻抗。被測電容同U2和R8-11一起構(gòu)成微分電路。小阻值R3起限制輸入電流的作用,亦即限制了R8-11中的電流。小容量C2起相位補償作用,提高電路的穩(wěn)定性。另外,在器件的選擇上,運放選用LM318,對于C1和C2,應(yīng)選用絕緣電阻大的薄膜電容,不宜用鋁電容或鉭電容,本設(shè)計選用的是聚丙烯電容。
    當(dāng)Vi為一正弦信號時,積分器的輸出為:

     

    基于FPGA的電容在線測試系統(tǒng)設(shè)計

    可見,在正弦信號的激勵下,R8-11選擇合適,就能得到正比于被測電容Cx的輸出電壓Vv_out,繼而可以算出被測電容值。
    [page]

    3、信號源電路

    電容測試需要在測試電路輸入端加交流信號,并且要求頻率可調(diào)。本文采用DDS專用芯片AD9850進(jìn)行交流信號源的設(shè)計。AD9850內(nèi)部有40位控制字,其中32位用于頻率控制,5位用于相位控制,1位用于電源休眠控制,2位用于選擇工作方式。這40位控制字可以通過并行或串行方式接入到控制器FPGA,本文采用串行裝載控制字,以節(jié)約I/O口,圖3為控制字的串行加載時序圖。

    基于FPGA的電容在線測試系統(tǒng)設(shè)計

    串行輸入方式,在W_CLK上升沿把數(shù)據(jù)位D7的一位數(shù)據(jù)串行輸入,當(dāng)輸入40位后,用一個FQ_UD脈沖即可更新輸出頻率和相位。圖4為DDS硬件電路圖。

    基于FPGA的電容在線測試系統(tǒng)設(shè)計

    其中,D0~D7為八位數(shù)據(jù)輸入端口,給內(nèi)部寄存器裝入40位控制數(shù)據(jù),本文采用串行輸入,所以只用到D7位與FPGA相連;CLKIN為外部參考時鐘輸入,本設(shè)計采用100M外部時鐘輸入;W_CLK為字輸入信號,上升沿有效;FQ_UD為頻率更新控制信號,時鐘上升沿確認(rèn)輸入數(shù)據(jù)有效;VINP和VINN分別為內(nèi)部比較器的正負(fù)輸入端;IOUT為內(nèi)部DAC輸出端;IOUTB為“互補”DAC輸出端;AVDD和DVDD采用+5V供電。IOUT輸出信號經(jīng)過濾波器后作為測試電路的激勵信號。

    其中,D0~D7為八位數(shù)據(jù)輸入端口,給內(nèi)部寄存器裝入40位控制數(shù)據(jù),本文采用串行輸入,所以只用到D7位與FPGA相連;CLKIN為外部參考時鐘輸入,本設(shè)計采用100M外部時鐘輸入;W_CLK為字輸入信號,上升沿有效;FQ_UD為頻率更新控制信號,時鐘上升沿確認(rèn)輸入數(shù)據(jù)有效;VINP和VINN分別為內(nèi)部比較器的正負(fù)輸入端;IOUT為內(nèi)部DAC輸出端;IOUTB為“互補”DAC輸出端;AVDD和DVDD采用+5V供電。IOUT輸出信號經(jīng)過濾波器后作為測試電路的激勵信號。

    基于FPGA的電容在線測試系統(tǒng)設(shè)計

    結(jié)果中表示數(shù)據(jù)不停變化或者結(jié)果超出量程。
    通過上述實測值與標(biāo)準(zhǔn)值的比較可以看出本文設(shè)計的由FPGA控制的電容在線測試系統(tǒng)具有多量程自動選擇,測試精度高,使用方便等特點,測試范圍達(dá)到0.01μF~3μF.經(jīng)理論分析和試驗證明,該設(shè)計具有很強的實用性和可靠性。

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