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    使用近場探棒查找輻射源時如何克服信號誤導?

    發布時間:2017-03-01 來源:Bruce Archambeault 責任編輯:wenwei

    【導讀】近場探棒(near-field probe)在找出電路板、纜線和外殼中的電磁輻射源時相當有用;但某些狀況下,經過近場探棒偵測而顯示在頻譜分析儀上的信號,會產生誤導。通過一些經驗,你將知道如何克服這些問題。
     
    近場探棒為疑難解答工具,首先你必須確定產品有電磁干擾的問題,通常會在兼容性測試(compliance test )或預先認證(pre-compliance)檢測時發現。應先透過遠場測量,找出超過法規限制輻射量要求的頻率,然后再找出輻射源。
     
    產品調試測試––電路板
     
    假設你的產品超過輻射標準,而且您試圖找出原因,可試試以下方法。若想找到電路板的輻射源,你可能需要在頻譜分析儀上連接一個簡單的磁場探棒 (圖1),然后手動拿著探棒在電路板四處檢測,或是使用自動探棒測試器(automated probe station)近距離檢查。當探棒掃過電路板時,頻譜分析儀將會顯示振幅最大的干擾諧波(offending harmonics)在何處。當你發現高次諧波(higher harmonic)時,你就會說“啊哈,我找到它了。”
     
    使用近場探棒查找輻射源時如何克服信號誤導?
    圖1 近場探棒組可能包含三種尺寸的磁場探棒(H-Field) 及一組電場探棒(E-Field) 。(圖片來源:ETS-Lindgren)
     
    在你真的確認是否有遠場干擾輻射源前,必須考慮以下兩件事:
     
    • 哪些因素造成探棒找到這些信號?
    • 測試的地點是否為傳播場(propagating field) ?
     
    磁場由電流所產生,在已知頻率下無論電流多高,你可在頻譜分析儀上看到測量出的峰值(peak)。高電流的狀況可能會發生在電路板的線路上或是芯片內部等。
     
    你必須注意印刷電路板的堆疊方式,用近場探棒檢測層數較少的電路板較為容易。然而,碰到線路密度分布高的電路板,特別是堆疊很多層的板子,還有在不同層采用不同電流源的狀況下,透過近場探棒作檢測會變得比較困難,需要特別留意與分析。
     
    這里有其它可能原因造成高頻時產生高電流的狀況。如果你只是在離電路板高一點的位置找高近場(high near-fields),你可能會認為是去耦電容(decoupling capacitor)造成高度輻射。在下此結論之前,先考慮一下去耦電容本身的功能。
     
    去耦電容是為了在電路板電源層 (power plane)和接地層(ground plane)間(或線路間)的高頻環境下產生低阻抗路徑(low impedance path),防止高頻噪聲電壓產生。若有任何噪聲電壓產生(例如由芯片所產生的),都會在電容中發現低阻抗路徑。
     
    這代表電容將會導入電流來降低噪聲電壓。因為電容的功能就是導入電流而控制電源層和接地層的噪聲,因此,近場磁探棒可以在電容間探測到較大的近場(greater near fields)。這并非代表電容會造成問題,而是電容在執行本身應有的功能。
     
    其次,不是所有的近場都會傳播。透過數學的證明方法已經超出了本文的范圍,但非傳播式的近場只能儲存能量。使用近場探棒,你無法確定近場測量是傳播或非傳播式。這并不意味著近場磁探棒沒有幫助,它只是告訴我們在下結論前時須先謹慎思考。
     
    使用近場探棒查找輻射源時如何克服信號誤導?
    產品調試測試––外殼屏蔽
     
    另一種很常見的調試方式是使用磁探棒在屏蔽內四處“嗅探”干擾輻射波由何處泄出,因為表面電流(surface currents)無法穿透外殼屏蔽(shielded enclosure)的結構縫隙,而會圍繞著這些孔隙,而磁探棒通??梢愿袦y到。目前這種測試的結果都很良好。
     
    如果是大型屏蔽(electrically large,在頻率方面大于1/4波長),并存在噪聲電流,便會產生駐波,這取決于外殼大小。如果頻率對應的外殼尺寸是1/2波長,即使附近沒有孔隙,駐波也會在外殼達到最強。這種情況讓多名EMC工程師猜想輻射波也許由屏蔽的金屬墻穿透,而非透過孔隙。
     
    由于集膚效應(skin effect),射頻電流通常不能穿越屏蔽的金屬墻,而必須透過孔隙或是纜線/連接器而穿透出去。在此例中,磁場探棒的高讀取無法找出噪聲泄漏點。
     
    測量可適當地安撫情緒。但是,你應當了解測量方式,以確保你的測量結果符合原先的需求,還有做出的結論合理且符合物理原則。切勿盲目地接受測量結果,并且依此驟下結論。
     
    總歸一句,當去耦電容的設計適當、且連接電感(connection inductance)最小化時,其使用的好處會比壞處多。
     
    本文來源于電子技術設計。



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