ESD試驗是EMC測試標準的一項基本測試項目，如果對于產(chǎn)品的前期設計考慮不周全，再加上經(jīng)驗不夠的話，往往會讓人焦頭爛額。一般中小型企業(yè)，如果沒有專門的EMC工程師，往往這項工作就必須由硬件工程師來承擔。對于整機來說，ESD抗擾能力不僅僅來自芯片的ESD耐壓，PCB的布局布線，甚至與工藝結構也有密切關系。常見的ESD試驗等級為接觸放電：1級——2KV;2級——4KV;3級——6KV;4級——8KV;空氣放電：1級——2KV;2級——4KV;3級——8KV;4級——15KV。本人所處的醫(yī)療電子行業(yè)，產(chǎn)品的ESD試驗一般要達到第3等級，即接觸6KV，空氣8KV。在整機ESD試驗方面，本人也搞過了幾臺不同型號的產(chǎn)品，也算搞出了一點眉目，總體的解決思想是把靜電流向地。
 

對裸露在外部的一些接口，像USB、VGA、DC、SD卡等等，對這些接口進行接觸放電時，靜電很容易就會“串”到電源線上，靜電由本來的共模變成了差模，此時電源上就會產(chǎn)生一個很高的尖峰，很多芯片都承受不了，發(fā)生死機，復位等問題。對于電源VCC的ESD保護，可以并接TVS管來解決。TVS管與穩(wěn)壓二極管很相似，都有一個額定的電壓，不同的是它的響應速度特別快，對靜電有很好的泄放作用。例如對于USB接口(見圖1.1、圖1.2)，VCC和外殼地之間并接5V的TVS管。相當于把電源和地鉗位在5V以內(nèi)，這樣可以有效地把靜電電流導向地，達到效果很明顯。要注意的是布局布線的時候，TVS管要盡量靠近接口的位置，TVS的陰極以最近的路徑接到接口的外殼地。
 

有些芯片很容易受靜電的影響，進行ESD試驗時，總是發(fā)生復位或者死掉。究其原因，一般都是電源引腳受到干擾。對此可以對其電源添加LC濾波。一般芯片的VDD管腳旁邊都會有一個去耦電容，但是這個去耦電容是沒有辦法有效攔截靜電的，甚至是幾十uF的鉭電容并接小電容，效果仍舊不佳。這時候，如果再串一個小電感，情況就得到很好的改觀。靜電放電會產(chǎn)生一個尖峰，同屬于高頻干擾，LC可以很好地將高頻濾除，使通過電感之后的尖峰大大減弱，IC就不容易死機或者復位。本人有一次對整機EMC整改，ESD試驗時，按鍵控制板的MCU老是復位。后來用示波器進行追蹤，發(fā)現(xiàn)是外部看門狗芯片發(fā)生復位，導致MCU復位。于是先在電源上并接TVS管，還是會復位;再在看門狗芯片VCC管腳旁并接22uF鉭電容，情況好一些，但還是會復位;最后再串接一個0.47uH的貼片電容，組成LC濾波(如圖3.1所示)。在+-6KV的ESD接觸放電下，就再也不會復位，而且工作正常。
 

 

想讓靜電得到釋放，就要保證良好的接地。對于醫(yī)療電子，一般的醫(yī)療電子產(chǎn)品比如監(jiān)護儀，機身后面都會有一個等電位接地端。在做ESD試驗的時候，這個接地端也是要接大地的，這樣就有了一個靜電快速泄放的途徑。如圖5.1，假如主電路板分為三個模塊：電源板，主控板和接口板，接口板的接口外殼地要和信號地分開，然后接口板的外殼地和等電位端用粗導線相連。系統(tǒng)的信號地可以從電源板的外殼地與信號地相連然后共用一根粗導線與等電位端相連。之所以沒有采用每塊板都分別接到等電位端的星形接地方法，是因為星形接地會形成接地環(huán)路，從而增加射頻噪聲和容易受電磁干擾。
 

從原理圖的設計到PCB的布局布線，EMC的設計思想就不能離開我們的大腦。。設計出了好的原理圖，如果PCB布局布線不當，那么出來的板子是失敗的。如果芯片的去耦電容離芯片的管腳很遠，那也就失去了去耦的作用。如果敏感信號的走線太長，就會引入意想不到的電磁干擾。在抗ESD方面，敏感的器件或者信號線(如reset)應該遠離PCB邊緣，防止空氣放電直接干擾到器件和信號線。PCB邊緣應該留有一定寬度的空隙或者鋪銅。