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    通過 SPICE 仿真預測 VDS 開關尖峰

    發布時間:2023-10-07 責任編輯:lina

    【導讀】電源行業的主要目標之一是為數據中心和5G等應用中的電源設備帶來更高的電源轉換效率和功率密度。與具有單獨驅動器 IC 的傳統分立 MOSFET 相比,將驅動器電路和功率 MOSFET(稱為 DrMOS)集成到 IC 中可提高功率密度和效率。


    電源行業的主要目標之一是為數據中心和5G等應用中的電源設備帶來更高的電源轉換效率和功率密度。與具有單獨驅動器 IC 的傳統分立 MOSFET 相比,將驅動器電路和功率 MOSFET(稱為 DrMOS)集成到 IC 中可提高功率密度和效率。

    此外,DrMOS 的倒裝芯片技術通過縮短響應時間和減小芯片與封裝之間的電感,進一步優化了穩壓器的性能(圖1)。


    通過 SPICE 仿真預測 VDS 開關尖峰
    圖 1這是傳統引線鍵合和倒裝芯片技術之間的比較。資料Monolithic Power Systems


    然而,基板和 PCB 上的寄生電感會顯著影響漏源電壓 (V DS ) 尖峰,這是由于寄生電感與 MOSFET 輸出電容 (C OSS ) 之間的諧振造成的。高 V DS尖峰可能會導致 MOSFET 雪崩,從而導致器件性能下降和可靠性問題。為了防止 MOSFET 發生雪崩擊穿,有多種方法可以減輕電壓應力。

    種方法是在 DrMOS 上應用更高電壓的雙擴散 MOSFET (DMOS) 工藝。如果在功率 MOSFET 設計中采用此工藝,由于同一空間內并聯 DMOS 的數量減少,因此 DrMOS 的導通電阻 (R DS(ON) )會更高。

    第二種方法是使用緩沖電路來抑制電壓尖峰。然而,這種方法會導致緩沖電路產生額外的損耗。此外,添加緩沖電路可能無法有效降低 MOSFET 的 V DS尖峰,因為引起諧振行為的雜散電感主要集成在 DrMOS 的封裝中。

    當嘗試提高穩壓器效率并減少 MOSFET 的電壓尖峰時,上述權衡可能會導致難以量化和優化寄生電感對 PCB 和基板的影響。

    本文將首先討論寄生電感建模。接下來,在 SPICE 仿真工具中應用等效寄生電路模型來預測 V DS開關尖峰。將提供實驗結果來驗證寄生模型的可行性。

    DrMOS 上的寄生電感建模

    為了模擬寄生電感,構建了 DrMOS 和 PCB 的 3D 結構以進行仿真分析(圖 2)。材料、疊層信息和 PCB 以及封裝層厚度等參數對于建模精度至關重要。


    通過 SPICE 仿真預測 VDS 開關尖峰
    圖 2 DrMOS 和 PCB 的 3D 建模結構可用于獲取寄生電感。資料Monolithic Power Systems


    對 PCB 和 DrMOS 進行 3D 建模后,可以通過 ANSYS Q3D提取器表征并獲得寄生電感。由于本文重點關注 MOSFET 的 V DS尖峰,因此感興趣的主要仿真設置是電源網絡和驅動器網絡上的寄生參數。

    當考慮從 Q3D 提取器獲得的寄生分量時,可以在不同頻率條件下選擇寄生電感矩陣(包括 DrMOS 上每個網絡的自項和互項)。由于高側 MOSFET (HS-FET) 和低側 MOSFET (LS-FET) 上的 V DS 諧振頻率在 300 MHz 至 500 MHz 之間,因此采用 300 MHz 條件下的寄生電感矩陣作為進一步的行為模型模擬。

    SPICE上的行為模型仿真

    從Q3D導出等效寄生元件模型后,考慮了不同類型的去耦電容對PCB的影響。由于在多層陶瓷電容器 (MLCC) 上施加直流電壓后電容會衰減,因此在特定直流電壓偏置條件下考慮每個單獨 MLCC 的等效電路非常重要。每個考慮因素都應基于 MLCC 的工作電壓。圖 3顯示了 SPICE 上行為模型仿真的電路配置。


    通過 SPICE 仿真預測 VDS 開關尖峰
    圖 3可以使用行為模型仿真來配置電路。資料Monolithic Power Systems


    表 1顯示了基于圖 3 所示原理圖的模擬和測量條件。


    通過 SPICE 仿真預測 VDS 開關尖峰
    表1數據為實驗測試臺的結果。資料Monolithic Power Systems


    優化寄生電感

    為了抑制 V DS尖峰而不影響效率,優化 PCB 和封裝上的寄生電感至關重要。借助先進的封裝技術,可以將輸入電容器集成在封裝中,以縮短去耦路徑(圖4)。在封裝內并聯嵌入式電容可以有效降低DrMOS上的等效寄生電感。


    通過 SPICE 仿真預測 VDS 開關尖峰
    圖4具有嵌入式電容器的 3D DrMOS 結構優化了 V DS尖峰。資料Monolithic Power Systems


    表2顯示了在 DrMOS 上使用不同去耦電容器配置時的等效寄生電感和 V DS尖峰。


    通過 SPICE 仿真預測 VDS 開關尖峰
    表2顯示了不同電容器配置的等效寄生電感和 V DS尖峰。資料Monolithic Power Systems


    如表 2 中的仿真結果所示,不僅等效寄生電感降低,而且MOSFET 上的V DS尖峰也得到抑制。此外,由于 MLCC 的低 ESR 特性,嵌入式輸入電容器不會產生額外的功率損耗。因此,可以添加不同的嵌入式輸入電容器來減少 DrMOS 應用中的寄生電感。

    帶有嵌入式電容器的DrMOS

    本文解釋了寄生電感對 V DS開關尖峰的影響,以及防止 V DS開關尖峰導致 MOSFET 雪崩擊穿的幾種方法。為了量化寄生電感對 V DS開關尖峰的影響,首先引入了寄生電感建模,然后提出了 SPICE 上的行為建模。

    通過 SPICE 獲得的結果與 MP87000-L 等 DrMOS 解決方案的實驗結果非常吻合,這意味著該行為模型可以準確預測 MOSFET 上雪崩擊穿的風險。

    為了有效抑制 V DS尖峰而不需要任何權衡,在封裝中引入了嵌入式電容器。行為模型仿真證實,這些電容器可以降低等效寄生電感,從而降低 V DS尖峰,而不會產生額外損耗。


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