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    DDR3系列之容性負(fù)載補(bǔ)償,你聽(tīng)都沒(méi)聽(tīng)過(guò)?

    發(fā)布時(shí)間:2015-02-17 來(lái)源:高速先生一博科技 責(zé)任編輯:sherryyu

    【導(dǎo)讀】容性負(fù)載?是負(fù)載呈容性,還是帶容性的負(fù)載?呵呵,這不一個(gè)意思嘛,中國(guó)的語(yǔ)言,難怪老外覺(jué)得很難搞懂,自己人都被繞暈了。負(fù)載怎么會(huì)呈容性呢?在多負(fù)載的情況下負(fù)載怎么會(huì)呈容性呢?
     
    容性負(fù)載?是負(fù)載呈容性,還是帶容性的負(fù)載?呵呵,這不一個(gè)意思嘛,中國(guó)的語(yǔ)言,難怪老外覺(jué)得很難搞懂,自己人都被繞暈了。負(fù)載怎么會(huì)呈容性呢?這個(gè)主要是在多負(fù)載的情況下,如下圖一所示,由于分支和負(fù)載較多,不可避免的會(huì)增加過(guò)孔來(lái)連通信號(hào),普通過(guò)孔是呈容性的,其次還有芯片封裝上的寄生電容(約0.33~0.44pF),另外還有Die上的寄生電容(約0.77~2.12pF),所有的這些電容會(huì)降低信號(hào)線的有效特征阻抗。
    圖一
     
    過(guò)孔為什么會(huì)呈現(xiàn)容性?這和其本身的結(jié)構(gòu)及尺寸有關(guān),請(qǐng)看下面的近似計(jì)算。
     
    以8mil孔徑,18mil pad,27mil反焊盤(pán),1.6mm通孔為例計(jì)算過(guò)孔的參數(shù)。
    此公式是將過(guò)孔等效為傳輸線的模型來(lái)計(jì)算的,如果常規(guī)我們單端信號(hào)是50歐姆的特征阻抗,過(guò)孔的阻抗如上計(jì)算約為45歐姆,拉低了整體的特征阻抗,所以說(shuō)呈現(xiàn)容性效應(yīng)。
     
    同樣,如果再考慮封裝電容及Die電容的容性,那么整個(gè)負(fù)載的有效阻抗就會(huì)更低于PCB的設(shè)計(jì)阻抗,這樣就會(huì)導(dǎo)致整體的阻抗不連續(xù)。
     
    通常我們有兩種方法來(lái)進(jìn)行容性負(fù)載的補(bǔ)償(相對(duì)于單端50歐姆的目標(biāo)阻抗來(lái)說(shuō)),其一是減小主干線路(變粗)的阻抗,其二是加大分支處(變細(xì))的線路阻抗,使得整體的負(fù)載阻抗維持在50歐姆左右。
    [page]

    好了,口說(shuō)無(wú)憑,讓我們來(lái)聯(lián)系下實(shí)際吧。
     
    還是拿芯片行業(yè)的龍頭老大來(lái)舉例,如果大家經(jīng)常看Intel的設(shè)計(jì)指導(dǎo),就會(huì)看到他們關(guān)于DDR3的主干線路阻抗(40歐姆左右)控制都比50歐姆小,而且通常這樣的設(shè)計(jì)負(fù)載又很多(DIMM條就更不用說(shuō)了),這個(gè)不正是降低主干線路阻抗的一種印證嘛!請(qǐng)看如下表所示。
    出自Intel Romley PDG
    出自Intel Romley PDG
     
    第二種處理方式就是內(nèi)存條的設(shè)計(jì)了,如下圖二為內(nèi)存條的設(shè)計(jì)圖。
    內(nèi)存條設(shè)計(jì)
    圖二 內(nèi)存條設(shè)計(jì)
     
    從上圖可以看到,地址信號(hào)的主干線路線寬為7.5mil,而到了顆粒端就變成了3mil,除了布線密度上面的考慮外,主要還是為了補(bǔ)償容性負(fù)載。
     
    同時(shí),高速先生也做了仿真來(lái)驗(yàn)證容性負(fù)載補(bǔ)償是否真的有效,拓?fù)浣Y(jié)構(gòu)如下圖三所示。
    仿真拓?fù)浣Y(jié)構(gòu)
    圖三  仿真拓?fù)浣Y(jié)構(gòu)
    [page]

    在正??刂芇CB板上阻抗為50歐姆的情況下(不做容性負(fù)載補(bǔ)償),仿真波形如下圖所示。
    仿真波形
    將主干線路的阻抗控制為42歐姆(有容性負(fù)載補(bǔ)償),仿真波形如下圖所示。
    仿真波形
    為了方便比較所以采用眼圖的方法,可知做了補(bǔ)償?shù)难蹐D有更大的眼高,兩者相差180mV左右,相當(dāng)于提升了12%的系統(tǒng)裕量。
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