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    【原創(chuàng)】初學(xué)者實(shí)用:數(shù)電和FPGA中常用觸發(fā)器的介紹

    發(fā)布時(shí)間:2014-04-09 責(zé)任編輯:xiongjianhua

    【導(dǎo)讀】學(xué)習(xí)數(shù)電和FPFA就會(huì)接觸各種各樣的觸發(fā)器,怎樣分清這些觸發(fā)器呢?它們之間又有和聯(lián)系與區(qū)別呢?下面將對(duì)與FPGA有關(guān)的觸發(fā)器的分類及各觸發(fā)器的邏輯原理圖、時(shí)序圖、真值表作簡(jiǎn)單的介紹。但這只是個(gè)人的小小看法與簡(jiǎn)便的總結(jié),并非面面俱到,拋磚引玉而已。

    1、關(guān)于觸發(fā)器的分類

    (1)、按晶體管性質(zhì)分,可以分為BJT集成電路觸發(fā)器和MOS型集成電路觸發(fā)器。
    (2)、按工作方式分,可分為異步工作方式和同步工作方式,異步工作方式也就是不受時(shí)鐘控制,像基本RS觸發(fā)器,同步方式就是受時(shí)鐘控制,稱為時(shí)鐘觸發(fā)器。
    (3)、按結(jié)構(gòu)方式分,可分為維持阻塞觸發(fā)器,延邊觸發(fā)器,主從觸發(fā)器等。
    (4)、按邏輯功能分,可分為RS觸發(fā)器,JK觸發(fā)器,D觸發(fā)器,T觸發(fā)器,T''''觸發(fā)器等。

    2、關(guān)于觸發(fā)器的邏輯功能

    觸發(fā)器總體來(lái)說(shuō)有四種功能:分別是置“0”、置“1”、保持、翻轉(zhuǎn)。前兩個(gè)不說(shuō)了,就是高低電平,保持就是維持原狀態(tài)不變,翻轉(zhuǎn)就是從原狀態(tài)變?yōu)樗姆礌顟B(tài)。

    3、基本RS觸發(fā)器

    RS觸發(fā)器原理圖

    這是基本RS觸發(fā)器原理圖,把兩個(gè)與非門G1、G2的輸入、輸出端交叉連接,即可構(gòu)成基本RS觸發(fā)器,其邏輯電路如上圖所示。它有兩個(gè)輸入端R、S和兩個(gè)輸出端Q、Q非。

    (1)、關(guān)于負(fù)脈沖和低電平             

    所謂負(fù)脈沖呢,就是一個(gè)信號(hào)從高電平置為低電平,然后延遲一段時(shí)間后再置為高電平的過(guò)程,就像上圖所示的脈沖。而低電平就沒(méi)有返回高電平的過(guò)程。

    (2)、關(guān)于Q端

    我們知道不管是置“1”端還是置“0”端,操作的都是Q端,間接操作Q非端,Rd非端和Sd非端都是控制Q端,即Sd非端一個(gè)負(fù)脈沖,Q端置“1”,Q端如果原狀態(tài)就是“1”,則加一個(gè)負(fù)脈沖后原狀態(tài)不改變。Rd非端一個(gè)負(fù)脈沖,Q端置“0”,Q端如果原狀態(tài)就是“1”,則加一個(gè)負(fù)脈沖后原狀態(tài)不改變。

    (3)、兩個(gè)端口都加負(fù)脈沖的情況下

    按理說(shuō)兩個(gè)端口是不允許同時(shí)加負(fù)脈沖的,因?yàn)橐坏﹥啥送瑫r(shí)加負(fù)脈沖,則兩個(gè)輸出端就都為“1”,這樣與我們認(rèn)為的兩個(gè)輸出端的值互為反變量的原則就相違背了,但是在畫時(shí)序圖的時(shí)候,可以將兩個(gè)輸出端同畫為高電平。重點(diǎn)是,當(dāng)兩個(gè)輸入端都為低電平的時(shí)候,再把它們扳回高電平時(shí),這時(shí)候輸出端就會(huì)有兩種結(jié)果,具體是哪種結(jié)果,這要取決于兩個(gè)門電路的運(yùn)轉(zhuǎn)速度問(wèn)題了。下面是RS觸發(fā)器的時(shí)序圖

    RS觸發(fā)器的時(shí)序圖

    下面是基本RS觸發(fā)器的真值表

    RS觸發(fā)器真值表

    4、同步RS觸發(fā)器

    同步RS觸發(fā)器是在基本RS觸發(fā)器的基礎(chǔ)上加了兩個(gè)與非門,CP是時(shí)鐘。

    同步RS觸發(fā)器

    當(dāng)CP為“0”時(shí),下面兩個(gè)門電路相當(dāng)于被封死,這時(shí)第一級(jí)門電路的輸出端就都為"1",即保持狀態(tài)。當(dāng)CP為“1”時(shí),門電路被打開,第一級(jí)門電路的輸出端分別為Rd非和Sd非,這就和剛才的基本RS觸發(fā)器一樣了。

    [page]
    5、JK觸發(fā)器

    JK觸發(fā)器的內(nèi)部原理相對(duì)比較復(fù)雜,對(duì)于初學(xué)者來(lái)說(shuō),直接記住他的功能就可以了,這樣不至于越學(xué)越迷糊,當(dāng)然有條件的朋友也可以自己去弄明白其中的原理。

    JK觸發(fā)器

    這是JK觸發(fā)器的邏輯符號(hào),其中C1代表時(shí)鐘,左邊那個(gè)箭頭代表負(fù)脈沖有效,也就是說(shuō)只有在時(shí)鐘負(fù)脈沖來(lái)臨的時(shí)候Q端才會(huì)發(fā)生變化(同步工作的情況,異步除外),R,S端為強(qiáng)制置“0”、“1”端,這兩個(gè)端口不受時(shí)鐘控制,可以強(qiáng)迫置位,R端負(fù)脈沖置“0”,S端負(fù)脈沖置“1”,J、K端為信號(hào)端。


     

    這張是JK觸發(fā)器真值表,可以看出當(dāng)R、S端都為“1”的情況下,信號(hào)端的J、K才會(huì)發(fā)揮作用,從上到下依次是“保持”、置“0”、置“1”、翻轉(zhuǎn)。

    JK觸發(fā)器真值表

    這樣就可以得到JK觸發(fā)器的特性表,有了這個(gè)表,我們就可以寫出他的特性方程

    JK觸發(fā)器的特性方程

    JK時(shí)序圖

    這是時(shí)序圖,注意Q端只在時(shí)鐘下降沿出變化。
     
    6、D觸發(fā)器

    D觸發(fā)器邏輯符號(hào)

    這是D觸發(fā)器的邏輯符號(hào),注意時(shí)鐘是高電平有效,R、S端是強(qiáng)迫置位端,D為信號(hào)端。
    D觸發(fā)器比較簡(jiǎn)單,真值表見(jiàn)下圖

    D觸發(fā)器真值表

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    7、T觸發(fā)器

    T觸發(fā)器

    真值表

    T觸發(fā)器真值表

    8、T’觸發(fā)器

    T’觸發(fā)器

    特性方程

    T’觸發(fā)器特性方程
     

    T’觸發(fā)器的重要應(yīng)用,可以用作分頻。

     綜上所述,上面簡(jiǎn)單地介紹了與FPGA有關(guān)的觸發(fā)器的分類及各觸發(fā)器的邏輯原理圖、時(shí)序圖、真值表。這些只是個(gè)人的看法與簡(jiǎn)便的總結(jié),希望對(duì)大家有所幫助,同時(shí),也希望大家指出其中的不足及提出好的建議。

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